Lagarto: Desarrollo de procesadores Open ISA y S.O. Open Source

Una estrategia para impulsar el desarrollo de una industria nacional de TIC


#Synthesis+Cadence Workshop

Taller de Síntesis con Cadence

El laboratorio de Microtecnología y Sistemas Embebidos organiza el taller de Síntesis con Cadence, impartido por el Dr. Francesc Moll Echeto, adscrito a la Universitat Politècnica de Catalunya, España.

El taller se llevará a cabo los dìas:

Lunes 16 de Noviembre de 9am - 12:30pm
Martes 17 de Noviembre de 9am -12:30pm

El taller será divido en dos sesiones:


1. Conceptos Introductorios sobre el proceso de Síntesis y el Timing Analysis.
2. Uso de Genus. Flujo básico y MMMC.

Así mismo, se cubrirá el siguiente temario:

Introduction
  • Challenges of IC design
  • IC design flow
  • Standard Cell methodology: SC and macros
  • Constraints
  • Timing analysis
  • Power analysis
  • Physical effects
    • Interconnection delay 
    • Crosstalk
    • Variability and corners

More timing analysis

  • Setup constraints 
  • Hold constraints
  • “Cost groups”
  • Multi cycle paths
  • Clock domain crossing 
  • SDC format

Getting started with Genus

  • Obtaining technology files
  • Liberty files
  • LEF files
  • Wire parasitic information qrc or captable
  • Scripting with Tcl
  • Starting Genus
  • Legacy vs Common UI syntax

Using Genus

  • Standard Genus synthesis flow
  • Hierarchical synthesis
  • Advanced: MMMC flow (CUI)
  • Advanced: Physical flow
  • Exporting the netlist
  • Post-synthesis verification 
    • SImulating the netlist: SDF file
    • Conformal Equivalence checking
    • Conformal CDC checking

La invitación es abierta a la comunidad IPN, con los conocimientos previos para aprovechar el taller y las herramientas.
Para asegurar un lugar, favor de escribir un correo a:
lagarto@cic.ipn.mx
lagarto.hpcores@gmail.com

O bien, intégrate al grupo de Microse a través del siguiente enlace:
https://groups.google.com/g/microse